Objectifs

• Savoir activer l’outil Easy VHDL
• Savoir générer un signal sinusoïdal
• Savoir générer un signal composé

Fonctionnement

Le tutoriel est pour objectif d’apprendre comment synthétiser un signal complexe avec ISIS PROTEUS. L’outil Easy VHDL  sera utilisé pour générer un signal sinusoïdal ou à base d’une expression complexe. Ci-dessous le script utilisé dans le tutoriel. En effet, la bibliothèque ISIS des signaux n’est pas toujours suffisante. Dés fois on a besoin des signaux spécifiques pour simuler notre montage. L’outil Easy VHDL  vous permettra de générer le signal de votre choix. Voilà quelques exemples des fonctions usuelles supportées par l’outil Easy VHDL  (SIN, COS, TAN, ROUND, EXP, etc.). Les Expressions : Multiplication, division, soustraction et addition.

Script (signal sinusoïdal)

REM 1. Paramètres du signal
FLOAT FREQ=1K
FLOAT W=2*PI*FREQ
FLOAT AMP=1

REM 2. Affectation de la sortie 
OUT=AMP*SIN(W*REALTIME)

REM 3. Définition de la résolution de l'affichage
BOUNDSTEP(0.05/FREQ)

Tutoriel

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